可制造性設(shè)計**
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; ; ; ; ; ; ; 正如國際光學(xué)工程學(xué)會(SPIE)會議微電子制造的設(shè)計與工藝集成分議程中發(fā)表的44篇論文所證明的,可制造性設(shè)計（DFM）不再僅僅是一句妙語, 而是一個對于產(chǎn)業(yè)來說存在的、有生命力的方法論。但是對于DFM很難給出一個全面的定義。有人主要從版圖修正提供亞分辨率光刻技術(shù)的角度來定義可制造性設(shè)計,實際上它應(yīng)該適用更廣泛的定義。
在SPIE會議上,IBM的Lars Liebmann 和合作者指出：“DFM意味著統(tǒng)一地描述芯片設(shè)計中的規(guī)則、工具和方法,從而更好地控制集成電路向物理晶圓的復(fù)制,通過促進(jìn)良率高效率低成本快速提升、可預(yù)測的制造過程、具有競爭力的設(shè)計,使得從設(shè)計到晶圓整個流程的收益最大化,他們進(jìn)一步闡述：以光刻/分辨率增強技術(shù)（RET）為核心的DFM應(yīng)該與以良率/工藝為核心的DFM相結(jié)合(它們可能具有不同的優(yōu)化目標(biāo)), 形成一個完整的DFM強化的從設(shè)計到晶圓的流程。以良率/工藝為要核心的DFM包括設(shè)計規(guī)則的修改以改進(jìn)版圖的穩(wěn)定性,避免隨機工藝缺陷對于良率的限制。這些都是最關(guān)鍵的基于面積的方法,通過DFM方法排除系統(tǒng)性的良率問題。
; ; ; ; ; 受單元的限制,一個高性能的單元可能良率低,而一個良率高的單元可能速度慢,面積更大或更耗點
SPIE上的另外一篇文章中,Cadence公司的Louis Scheffer提出,與以往把目標(biāo)放在縮小芯片面積上不同的是,CAD工具應(yīng)該盡量地使良率最大化,并且使制造變得容易。Scheffer指出DFM最關(guān)注的有四點：點缺陷密度、通孔的良率、光刻的工藝窗口以及單元的良率。在點缺陷的情況下,不同寬度和間距受點缺陷影響的可能性就不同。對于通孔來說,金屬末端與通孔的距離以及金屬端頭的數(shù)量都會很大程度地影響到通孔的良率。受單元的限制,一個高性能的單元可能良率低,而一個良率高的單元可能速度慢,面積更大或者更耗電。在光刻工藝窗口里,一些相鄰幾何圖形的合并總是會使光刻更容易。
富有挑戰(zhàn)性的是這些優(yōu)化會相互作用。Scheffer 舉了一個例子： 增加通孔周邊的金屬重疊量會影響金屬線條的寬度和間距。這對于隨機缺陷的良率會有負(fù)面影響, 但卻可能改善或者惡化光刻的良率。Candence發(fā)展了一種算法,通過這種算法生產(chǎn)數(shù)據(jù)能以特定的方式表示出來,從而設(shè)計工具能夠綜合處理這些相互作用。
作為DFM的一種途徑,英飛凌的Thomas Roessler和J歳g Thiele檢查產(chǎn)品版圖的幾何結(jié)構(gòu)-晶圓上圖形的結(jié)構(gòu)完整性。這些工程師主張,通過對于產(chǎn)品版圖的完整幾何分析,獲得單點工藝窗口,CD控制,或者光學(xué)移近修正（OPC）模型的精度的幾何相關(guān)信息,能夠為產(chǎn)品版圖和生產(chǎn)過程兩個方面的系統(tǒng)改善提供有價值的信息,
SPIE上發(fā)表的幾篇文章集中于討論OPC最佳配置的方法,以補償為提高分辨率而帶來的CD變化以及圖形失真。OPC用來補償由于移近效應(yīng)而引入的不希望得到的版圖變形。設(shè)計優(yōu)化以及工藝波動建模的傳統(tǒng)方法建立在最差的情況上（corner情況）,這會導(dǎo)致非常差的模擬結(jié)果,使得實現(xiàn)設(shè)計目標(biāo)變得非常困難。
針對這個問題,AMD公司的Luigi Capodieci與密歇根大學(xué)的Jie Yang和Dennis Sylvester一起發(fā)展了從已經(jīng)布局布線的完整芯片版圖中提取剩余OPC錯誤的方法,這使得實際的CD值（校準(zhǔn)到晶圓上）用于時序分析。一個自動化的設(shè)計流程包括：標(biāo)注關(guān)鍵的柵極、對經(jīng)過OPC修正的版圖進(jìn)行反標(biāo)以及對整個電路網(wǎng)表的選擇性提取。相比之下,硅基時序分析的差別是,它會帶來大量號通路的重新排列,以及最差情況下大約36%的時間裕量的增加。
